تکه هایی از این پایان نامه :

شما می توانید مطالب مشابه این مطلب را با جستجو در همین سایت بخوانید

مطالعه چالش جریان نشتی

همانطور که پیش از این نیز ذکر گردید با کوچک شدن ابعاد ترانزیستورها ولتاژ تغذیه در ادوات CMOS به گونه چشم گیر با افزایش تکنولوژی رو به جلو یکی از عوامل جدایی ناپذیر این تکنولوژی ها می­باشد. به مقصود دستیابی به عملکرد بهتردر این گونه تکنولوژی ها دستیابی به این عامل نیازمند کاهشی در ولتاژ آستانه ترانزیستورها می­باشد (Azizi and Najm 2003, 701–715).

به این علت که جریان نشتی پیش-آستانه در ترانزیستورهای MOSFET با کاهش ولتاژ آستانه ترانزیستورها به شکل نمایی افزایش می یابد و به علاوه مصرف توان مربوط به جریان نشتی در تکنولوژی های جدید و پروسه های با عملکرد بالا کسر قابل توجهی از توان کلی مصرف شده در تراشه را شامل می گردد  (Azizi and Najm 2003, 701–715). مصرف توان کلی علاوه بر عواملی که در بالا ذکر گردید وابسته به تعداد کلی ترانزیستورهای مربوط به قسمت حافظه تراشه می باشد با در نظر داشتن این نکته که در گیت های قابل برنامه ریزی مدرن بخش عمده­ای از ساختمان و معماری کلی تراشه را حافظه های پیکربندی و حافظه های تعبیه شده SRAM می باشد جریان نشتی تراتزیستورهای مربوط به سلول های حافظه SRAM توان ایستای حالت بیکاری زیادی را از توان کلی مصرف شده در کل تراشه گیت قابل برنامه ریزی میدانی را شامل می گردد (Azizi Mazreah et al 2012, 10). با در نظر داشتن وابستگی نمایی که بین جریان نشتی و ولتاژ آستانه ترانزیستورها هست یک تکنیک ساده و ابتدایی برای برای کاهش جریان نشتی در سلول می تواند جایگزین کردن ترانزیستورها با ترانزیستورهایی که دارای ولتاژ آستانه بالایی باشند                          (Azizi and Najm 2003, 701–715). در نظر داشتن این نکته ضروری می باشد که تکنیک نامبرده دارای یک عیب می باشد و آن اینست که این تکنیک سبب می گردد که در فرایندها تاخیری ایجاد گردد که با در نظر داشتن این نکته این تکنیک بایستی در مواردی مورد بهره گیری قرار گیرد که در گره مورد نظر تاخیر یک عامل حساس و مهم نباشد (Lodi et al 2006, 1662–1672).

 متن فوق بخش هایی از این پایان نامه بود

می توانید به لینک پایین صفحه مراجعه نمایید:

 thesis-power-word